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老wu最近在搜尋高速連接線纜的資料，找一找關(guān)于傳輸10Gbps數(shù)字信號的高速線纜供應商和PCB設(shè)計注意事項。
期間在有油管看到這份視頻《SerDes And Its Role in Future Designs HD》講的很是不錯，老wu認真做了筆記，這里將該視頻從油管搬運回來分享給大家。
未來的SerDes設(shè)計會是怎樣子的？嗯，有點恐怖，隨著云端應用越來越普及，其使用量也水漲船高，促使眾多網(wǎng)絡(luò)供應商必須年年升級其數(shù)據(jù)中心內(nèi)部網(wǎng)絡(luò)的帶寬。目前主流的100G互聯(lián)正逐漸被新一代400G技術(shù)所取代，而800G互聯(lián)技術(shù)更已經(jīng)近在眼前。帶寬需求連年暴漲，其底層的高速SerDes技術(shù)也因此備受矚目。
目前，速度最快的SerDes單一通道的帶寬已達112Gbps，支持PAM4編碼。如此高的速率，使得在整個系統(tǒng)中實現(xiàn)高速信號布線會面臨許多許多設(shè)計難題。過去通常只是在組件級進行設(shè)計考量，而新一代多Gbps設(shè)計需要對信號通道路徑進行整體分析。研發(fā)人員不能只關(guān)注一個組件，而是必須分析并優(yōu)化所有組件在整個通道中的相互作用。
通道中的每個組件都包含一些設(shè)計變量，其會影響通道中其他組件的性能。必須考慮插入損耗、回波損耗、串擾、阻抗等連接器變量。PCB設(shè)計決策包括布局、布線、材料/層壓材料選擇、跡線長度與阻抗匹配，它們都能夠提高或降低高速串行通道的性能。
設(shè)計和優(yōu)化高速通道需要兩個基本步驟。工程師必須為通道中的每個具體組件建立模型。合并這些組件模型即可創(chuàng)建通道模型，從而建立完整的系統(tǒng)。然后在28Gbps以上的數(shù)據(jù)速率條件下對系統(tǒng)模型進行仿真、建模、分析與測試。
這份《SerDes And Its Role in Future Designs HD》對PCB SerDes設(shè)計需要考量的幾個問題點進行了比較全面的講解：
旁路去耦電容寄生電感問題
視頻中有關(guān)于差分線信號回流的3D仿真講解老wu覺得很不錯，之前看差分對的介紹文章，有說到應用差分線的優(yōu)勢，就是差分線對之間可以彼此實現(xiàn)對方信號的回流而不需要參考平面，但視頻中通過3D仿真講解了差分線回流的情況。
雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。
在PCB 電路設(shè)計中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質(zhì)量，增加EMI，要盡量避免。
高于高速差分線stitching via的設(shè)計，在實現(xiàn)高速設(shè)計時，高速信號的輸路徑中的物理幾何結(jié)構(gòu)的任何微小的不連續(xù)都會顯著降低信號質(zhì)量。 這種降級包括信號幅度的損失，信號上升時間的減少和抖動的增加。 因此，必須識別高速通道中的這些不連續(xù)，并提供減輕其影響的方法，以實現(xiàn)更好的信號傳輸。其中，元器件封裝焊盤，連接器和信號打孔換層都會會造成阻抗不連續(xù)及回流路徑的變化，這時需要為信號的過孔提供額外的接地過孔為其提供連續(xù)的回流路徑。
焊盤參考平面挖空，同樣是為了阻抗的連續(xù)性，為了減少焊盤與參考平面的寄生電容，隔直電容是高速串行通道中阻抗不連續(xù)的常見來源。關(guān)于優(yōu)化焊盤阻抗不連續(xù)問題，可以參考 Altera的ApplicaTIon Note 530《OpTImizing Impedance DisconTInuity Caused by Surface Mount Pads for High-Speed Channel Designs》，老wu已經(jīng)上傳的網(wǎng)盤，大家可以參考文章末尾給出的下載方法下載，那參考平面的銅皮該挖空多少合適？視頻中也有人提出這個問題，回答是依仿真結(jié)果，依不同的層疊結(jié)構(gòu)而不同，最好進行3D仿真。
背鉆技術(shù)，可控深度鉆孔（CDD），也稱為背鉆孔。它可以將未使用的銅質(zhì)筒體或分叉短線從印刷電路板通孔中去除。當高速信號在PCB板層之間傳輸時穿過了一個銅質(zhì)筒體，就會產(chǎn)生失真。如果信號層中存在分叉短線，并且該短線較長，失真將會成為嚴重的問題。
在制造完成后，可使用稍大的鉆頭重鉆這些孔，去除分叉短線。將孔背鉆至可控的深度，接近但不觸及過孔使用的最后一層?？紤]到制造和材料差異，好的制作商可使背鉆孔的遺留短線達到7mil，理想的剩余短線長度應小于10mi。
PCB 玻纖效應，PCB基材是由樹脂、玻纖、銅箔、填料等壓合而成，玻纖布的編號是按照緯紗寬度、經(jīng)紗的寬度，緯紗之間的間隙，以及經(jīng)紗之間的間隙，進行編號定義的。玻纖布，對信號的影響，主要來自于介電常數(shù)不一樣。
通過視頻中的PPT，我們可以看到一對兒差分線，其中一根兒走在玻璃纖維上，一根兒走在纖維空隙中。因為介質(zhì)的介電常數(shù)不一樣，造成兩根傳輸線的阻抗不一樣，這導致倆風險： 一是阻抗不匹配，二是信號傳輸速度不一樣，對于25Gbps以上的信號會導致嚴重的信號失真。
銅箔粗糙度，信號高速/高頻化是信號傳輸越來越集中于導線“表層”（稱為趨膚效應），當頻率達1GHz時，其信號在導線表面的傳輸厚度僅為2.1μm，如果導體表面粗糙度為3-5μm，信號傳輸僅在粗糙度的厚度范圍內(nèi)進行；當信號傳輸頻率提高到10GHz時，其信號在導體表面的傳輸厚度為0.7μm，信號傳輸更是在粗糙度范圍內(nèi)進行。信號在粗糙度范圍傳輸，傳輸信號的駐波、反射將越來越嚴重，并導致信號傳輸路徑變長，損耗增加。當然，改善銅箔粗糙度對高速信號的影響，需要板廠來幫助我們解決該問題。
當然，高速SerDes應用的PCB設(shè)計要點還有很多，老wu這里就不一一列舉了，視頻講得很好，建議大家多看看，還有一些額外的知識點和視頻對應的PPT文檔老wu放網(wǎng)盤里了，有興趣的同學可以安裝文章下邊給出的方法進行下載。
最后，感慨下，老是聽聞軟件開發(fā)的同學感慨，求求軟件開發(fā)技術(shù)棧別再更新了，老了，真學不動了，其實，硬件何嘗不是這樣呢 ？?
